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深圳市瑞申電子有限公司

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[FPGA] 加減發嵌套

時間:2021-09-04 06:30:30 點擊:
我請教一下大俠,正在學習的一段程序,如下:
input iclk;? ?? ?? ?? ? //時鐘信號
input irst_n;? ?? ?? ???//復位信號
input [9:0] video_tmp;??//輸入數字下變頻后的低10位視頻信號

wire [18:0] video_add;
wire [18:0] video_sub;
reg??[9:0]??video_delay;

ADD_data u1_add_data(
.a(video_tmp[9:0]),? ?//輸入下變頻后的低10位信號
.b(video_sub),? ?? ???//input [18:0] b
.clk(iclk),
.sclr(irst_n),
.s(video_add)? ?? ?? ?//output [18:0] s
);

SUB_data u2_sub_data(
.a(video_add),? ?? ? //input [18:0] a
.b(video_delay),? ???//input [9:0] b
.sclr(irst_n),
.s(video_sub)? ?? ? //output [18:0] s
);

always@(posedge iclk)
begin
? ?if(irst_n)begin
? ?? ?video_delay<=10'd0;
? ?end
? ?else begin
? ???video_delay<=video_sub[18:9];
? ?end
end
加法和減法互相嵌套這樣使用的目的是什么?


可否把問題說詳細點,謝謝。

大功率電感廠家 |大電流電感工廠

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